Comportement dynamique de l’inverseur

Ce laboratoire explore le comportement dynamique de l'inverseur CMOS, en mettant l'accent sur les temps de montée, de descente et de propagation, ainsi que sur la consommation d'énergie et la puissance dissipée. Il permet de comprendre les phénomènes physiques et électriques qui interviennent lors de la commutation d'un inverseur, et d'analyser les différentes composantes de la consommation. Pour réaliser ce TP, il est nécessaire de disposer de connaissances en électronique numérique et en technologie CMOS, ainsi que des outils de mesure et de simulation adaptés.

Objectifs

• Comprendre le fonctionnement dynamique d'un inverseur CMOS.
• Mesurer et calculer les temps de montée, de descente et de propagation.
• Analyser la consommation dynamique, statique et de court-circuit.
• Évaluer l'impact des paramètres technologiques et de conception sur la puissance dissipée.
• Appliquer des méthodes pour réduire la consommation d'énergie dans les circuits CMOS.

Prérequis et installation

• Connaissances de base en électronique numérique et technologie CMOS.
• Accès à un simulateur ou à un banc de mesure pour circuits CMOS.
• Matériel : inverseur CMOS, alimentation VDD (3 à 5 V), oscilloscope ou analyseur logique.
• Logiciels ou outils pour le calcul des capacités et résistances équivalentes.

Fonctionnement dynamique de l'inverseur

Le comportement dynamique d'un inverseur CMOS est caractérisé par les temps de montée (tm), de descente (td) et le délai de propagation (tinv). Ces temps dépendent des capacités de charge (CL), des résistances équivalentes des transistors NMOS et PMOS, ainsi que de la tension d'alimentation VDD et de la tension de seuil Vt.

On pose n = VDD / Vt, avec VDD variant de 3 à 5 V et Vt de 0,5 à 1 V. En majorant par 4 les temps td et tm, on obtient :

Vt = VTn = |VTp| = VDD / 4

td ≈ 4 CL / (kn VDD) = CL ReqN (NMOS)
tm ≈ 4 CL / (kp VDD) = CL ReqP (PMOS)

Pour un rapport de largeur Wp = 2,5 Wn, on a ReqP = ReqN et Cp = 2,5 Cn. Pour Wp = Wn, on obtient ReqP = 2,5 ReqN et Cp = Cn.

Calcul du délai de propagation en cascade

Le délai de propagation total d'un inverseur en cascade est la somme des temps de montée et de descente :

tinv = td + tm

Par exemple, pour RP = RN et Cp = 2,5 Cn :

tinv = 3,5 Req Cn + 3,5 Req Cn = 7 Req Cn = 7 t

avec Ceq = Cp + Cn = 3,5 Cn et Vinv = 2,5 V.

Pour RP = 2,5 RN et Cp = Cn :

tinv = td + tm = 5 Req Cn + 2 Rn Cn = 7 Rn Cn = 7 t

avec Ceq = Cp + Cn = 2 Cn et Vinv = 2,2 V.

Consommation et puissance dans un inverseur CMOS

La consommation d'un inverseur CMOS comprend plusieurs composantes :

• Puissance dynamique liée aux charges et décharges des capacités.
• Puissance de court-circuit due à la conduction simultanée des transistors PMOS et NMOS lors des transitions.
• Puissance statique liée aux courants de fuite.

Consommation de court-circuit

Contrairement aux hypothèses idéales où les temps de montée et descente des entrées sont nuls, en réalité ils sont non nuls. Cela provoque une période pendant laquelle PMOS et NMOS sont simultanément conducteurs, créant un chemin direct entre VDD et la masse (GND). La puissance de court-circuit peut être approximée par :

Pcc = Ipeak × tcc × f

où tcc est la durée pendant laquelle les deux transistors sont ON, Ipeak le courant maximal et f la fréquence de commutation. Le temps tcc peut être estimé en fonction des caractéristiques du signal d'entrée.

Puissance dynamique

La puissance dynamique dissipée par un inverseur est donnée par la formule :

Pdynamic = α × CL × VDD^2 × f

avec :

• α : facteur d'activité (nombre moyen de transitions par cycle d'horloge).
• CL : capacité de charge.
• VDD : tension d'alimentation.
• f : fréquence de commutation.

Le facteur d'activité α dépend du type de signal :

• Pour un signal d'horloge commutant deux fois par cycle, α = 1.
• Pour un signal commutant une fois par cycle, α = 0,5.

Puissance totale dissipée

La puissance totale dissipée par un inverseur CMOS est la somme des puissances dynamique, de court-circuit et statique. Dans la plupart des circuits CMOS, la puissance dynamique est dominante. La puissance de court-circuit peut être minimisée par un bon design, notamment en équilibrant les temps tpHL et tpLH. La puissance statique peut être réduite en diminuant VDD et en coupant l'alimentation des parties inactives du circuit.

Exemple d'estimation de la consommation dynamique

Considérons une banque mémoire contenant 200 millions de transistors :

• 20 millions de transistors pour le décodeur, longueur moyenne 12λ.
• 180 millions de transistors pour la mémoire, longueur moyenne 4λ.

Paramètres :

• VDD = 1,2 V
• λ = 0,05 μm
• Cg = 2 fF/μm (1 fF = 10^-15 Farad)
• Fréquence f = 1 MHz
• Facteur d'activité décodeur = 0,1
• Facteur d'activité mémoire = 0,05

La puissance dynamique totale s'écrit :

Pdynamic = 2 × VDD^2 × f × (αlogic × Clogic + αmem × Cmem)

avec :

• Clogic = 20×10^6 × 12λ × Cg
• Cmem = 180×10^6 × 4λ × Cg

Le calcul donne une puissance dynamique approximative de 8,6 mW/MHz.

Exemple d'estimation de la puissance statique

Pour une mémoire de type ROM (32 mots × 48 bits) utilisant un décodeur pseudo NMOS et des pull-ups :

• Un mot et 24 bits sont à l'état haut.
• 31 mots et 24 bits sont à l'état bas.

La puissance statique est déterminée en fonction des courants de fuite des transistors.

Exemple d'estimation du courant de fuite (leakage)

• Courant de fuite des grilles des transistors mémoire : 0,2 nA/μm (oxyde épais).
• Courant de fuite des grilles des transistors décodeur : 3 nA/μm (oxyde fin).

La puissance statique totale est calculée en multipliant ces courants par la tension d'alimentation et la longueur totale des transistors.

Réduction de la consommation d'énergie

Plusieurs méthodes permettent de réduire la consommation dans les circuits CMOS :

• Réduction de la tension d'alimentation VDD : diminue la puissance dynamique mais augmente les délais de commutation.
• Réduction de la tension de seuil Vt : compense l'augmentation des délais due à la baisse de VDD, en maintenant la performance.
• Réduction du facteur d'activité α : en optimisant la conception logique pour minimiser le nombre de transitions 0→1.
• Équilibrage des temps tpHL et tpLH : pour minimiser la puissance de court-circuit.
• Gestion de l'alimentation : couper la tension aux parties inactives du circuit pour réduire la puissance statique.

Influence du facteur d'activité

Le facteur d'activité α dépend du type de fonction logique et de la topologie du circuit :

• Pour une fonction NOR, la probabilité d'avoir une transition est plus faible, ce qui réduit α.
• Une structure en chaîne présente une activité moindre qu'une structure en arbre.
• L'ordre des entrées influence aussi α : retarder les signaux avec une forte probabilité d'être à 1 permet de réduire l'activité.

Résultats attendus

• Mesure des temps de montée et de descente conformes aux formules données, avec td et tm proportionnels à CL et inversement proportionnels à VDD.
• Délai de propagation total tinv calculé et mesuré proche de 7 Req Cn selon la configuration.
• Puissance dynamique estimée cohérente avec la formule Pdynamic = α CL VDD^2 f.
• Observation d'une consommation de court-circuit limitée par un design équilibré des temps tpHL et tpLH.
• Réduction sensible de la consommation par diminution de VDD et optimisation du facteur d'activité α.

Pièges courants

• Ignorer le temps de montée et de descente des signaux d'entrée, ce qui conduit à sous-estimer la puissance de court-circuit.
• Ne pas équilibrer les temps tpHL et tpLH, augmentant ainsi la consommation de court-circuit.
• Omettre la contribution de la capacité parasite dans le calcul des temps de commutation.
• Confondre facteur d'activité α et fréquence de commutation f, ce qui fausse l'estimation de la puissance dynamique.
• Réduire trop la tension d'alimentation VDD sans compenser la tension de seuil, ce qui dégrade les performances du circuit.
• Ne pas prendre en compte les courants de fuite dans les estimations de puissance statique, surtout pour les technologies à oxyde fin.