Comportement dynamique de l’inverseur

2,5Rn

tinv = td + tm = 5 Req Cn + 2 Rn Cn

0

= 7Rn Cn = 7t

Vinv = 2,2 V

Rn

Ceq

Rn

Cn+cn=2Cn

11

Délai de propagation

Ona

12

Délai de propagation

13

Consommation CMOS: Puissance &

Energie

14

Puissance dissipée par l’inverseur

réellement

15

Consommation CMOS: Consommation

de court-circuit

Dans toutes les démonstrations effectuée jusqu’à présent, on a

supposé que le temps de montée et de descente des entrées est

zéro. Ce n’est évidemment pas le cas. À cause de ce temps de

montée (descente) non nul des entrées, pour une brève période de

temps le PMOS et le NMOS sont ON en même temps. Il existe

alors un chemin direct entre l’alimentation VDD et la mise `a terre

la puissance consommée par

GND. On peut approximer

l’´equation suivante :

16

Puissance Statique

17

Consommation CMOS: Consommation

de court-circuit

Ou tcc est le temps pendant lequel les deux transistors sont ON, et

Ipeak est le courant maximal obtenu, et f est la fréquence de

commutation . Le temps tcc peut être approximé par :

18

Puissance Dynamique

19

Puissance Dynamique

20

Puissance Dynamique

21

Puissance Dynamique

22

Consommation CMOS: puissance

dynamique

23

Consommation CMOS: puissance

dynamique

24

Consommation CMOS: facteur d’activité











Supposons que la fréquence du clock du système = f

Soit fsw = f, où  = facteur d’activité

Si le signal est un clock, 2 fois par cycle  = 1

Si le signal commute une fois par cycle,  = ½

T

T

T

Puissance dynamique :

25

2dynamicDDPCVfConsommation CMOS: puissance

totale

La puissance totale dissipée par un inverseur est :

Dans un circuit CMOS typique, la dissipation dynamique est dominante. La puissance

de court-circuit peut être minimisée avec un bon design, et la puissance de fuite, pour

le moment, est négligeable.

On peut minimiser la puissance consommée en utilisant certaines méthodes :

 Pour minimiser la puissance dynamique, il faut réduire la tension d’alimentation

VDD (par contre ceci augmente le délai) ou réduire le nombre de transitions 0 1. on

peut réduire le nombre de transitions en faisant un bon design des circuits.

 On peut réduire la puissance de court-circuit en s’assurant que tpHL = tpLH : on a

démontré que pour des circuits complexes, ceci minimise la puissance de court-

circuit.

 La puissance statique peut être réduite en diminuant VDD et en s’assurant

d’enlever la tension aux parties non utilisées de la puce.

26

Consommation CMOS: exemple

(puissance dynamique)

Pour concevoir une banque mémoire contenant 200milloins transistors:

 il est nécessaire d’utiliser 20 millions transistors ayant comme longueur

moyenne 12λ (décodeur)

 il est nécessaire d’utiliser 180 millions transistors ayant comme longueur

moyenne 4λ (mémoire)

Tension d’Alimentation:

VDD=1,2V

0.05μm

Cg = 2 fF/m (1fF=10-15 Farad)

27

Consommation CMOS: exemple

(puissance dynamique)

• Estimer la consommation de puissance dynamique sachant que

(f=1 MHz). Négliger la capacité filaire et le courant de court-

circuit sachant que:

•

•

Facteur d’activité du décodeur = 0.1

Facteur d’activité de la mémoire = 0.05

28

6logic6mem2dynamiclogicmem2010120.05/2/241801040.05/2/720.10.051.28.6 mW/MHzCmfFmnFCmfFmnFPCCf2dynamicDDPCVf•

Consommation CMOS: exemple

(puissance statique)

Sachant que la mémoire est de type ROM (32 mots * 48 bits) utilise

un décodeur pseudo NMOS pour sélectionner les mots et des pullups

pour sélectionner les bits. Lors de fonctionnement, un mot et 24 bits

sont à l’état haut (31 mots et 24 bits sont à l’état bas).

Déterminer la puissance statique tiré par la mémoire avec:

29

Consommation CMOS:exemple de

leakage

 Sachant que le courant de fuite de la grille des transistors de

la mémoire est de 0. 2 nA/m (oxide épais) et le courant de fuite

de la grille des transistors du décodeur est de 3 nA/m (oxide fin).

Déterminer la puissance statique tiré par le chip.

30

Réduction de puissance:

31

Consommation CMOS: Réduction de la

tension d’alimentation

Nous avons également vu que les temps de montée et de descente varient en fonction

inverse de (Vdd -VT)2

Pour gagner sur la puissance, on fait diminuer Vdd mais cela fait augmenter le retard :

VTN = Cte

1/Vdd

2

Vdd

dt = CL (dVout / Idp(Vout))

32

clkddLddcircuitcourtddfuitesmoyennefVCVIVIP210Consommation CMOS: Réduction de la

tension de seuil

 Pour compenser le ralentissement du circuit dû

à la diminution de la tension d’alimentation on

fait diminuer la tension de seuil

Si Vt diminue, Vdd augmente car (Vdd-

Vt=constante) , 1/Vdd diminue et par la

suite le délai de normalisation diminue

Jusqu’à quelle valeur

peut-on diminuer la

tension de seuil ?

33

Consommation CMOS: Réduction de

l’activité du circuit

 La puissance dynamique s’écrit :

Pdynamique =  0→ CL Vdd

2 fclk

La probabilité d’avoir une consommation

pendant un cycle d’horloge

Réduire cette probabilité c’est réduire la puissance dynamique

34

10Consommation CMOS: Réduction de

l’activité du circuit

 Le paramètre

dépend du type de la fonction logique

A B

0 0

0 1

1 0

1 1

S

1

0

0

0

P

1/4

3/4

3/4

3/4

Fonction

NOR

35

10163431431001010pPppConsommation CMOS: Réduction de

l’activité du circuit

 Le paramètre

dépend de la topologie du circuit

 La structure chaîne

présente une activité

moindre que la

structure arbre

36

10Consommation CMOS: Réduction de

l’activité du circuit

 Le paramètre

dépend de l’ordre des entrées

 Pour minimiser l’activité du circuit retarder au maximum les signaux

qui ont une grande probabilité d’être à 1

37

1009.02.05.02.05.010196.01.02.01.02.01