Les Convertisseurs Analogiques Numériques

-

+

-

+

Compteur

Sorties numériques

Figure 3 : Architecture du convertisseur double rampe

Acquisition de données

VII.4

Convertisseur Analogique Numérique

ESIEE - Olivier Français

III.2 Phases de fonctionnement

Phase 1: On charge une capacité pendant un

temps T0, fixé, sous la tension à

mesurer. To représente un cycle

complet du compteur.

Phase 2 : On décharge la capacité sous une

tension fixée Vref. Durant cette

décharge,

un

compteur (n bits) qui une fois la

l'image

terminée, sera

décharge

numérique de la tension à quantifier.

incrémente

on

On notera qu’il faut que Vref et Vin soit de signe opposé.

La durée de fonctionnement du compteur est alors :

T =

To

Vin

Vref

On s’affranchit de l’incertitude sur la capacité. Seule la tension de référence intervient

dans la mesure ainsi que le nombre (N) d’impulsions Te enregistrées durant T.

On a : To=2nTe et T=Nte, d’où :

n=

2N

Vin

Vref

Ces convertisseurs offrent une bonne résolution, mais sont très lents. On peut les

utiliser avec des cycles de conversion de 20ms de manière à s’affranchir de l’influence du

secteur (50Hz). Au USA, on utilise des temps de conversion de 16.6ms du à la fréquence du

réseau qui est de 60Hz.

Ils sont utilisés dans le cas de mesure de température, de valeurs quasi-constantes. En

instrumentation basse fréquence, on peut atteindre une résolution de 18 bits.

On ne peut espérer des temps de conversion très courts car il nécessite au moins 2*2N

cycles d’horloge par acquisition.

IV Le convertisseur par pesées (approximations) successives

C’est une vieille approche qui est en phase d’être remplacée par les convertisseur

Pipeline.

IV.1 Principe

On détermine les valeurs des différents bits l’un après l’autre en commençant par le

MSB, un peu à la manière d’un marchande de marché :

Acquisition de données

VII.5

Convertisseur Analogique Numérique

ESIEE - Olivier Français

Vin

=

Vref

2

b

−

1n

+

Vref

4

b

−

2n

+

....

Vin

Vo/2

-

Oui

1

+

0

Non

Vo/4

-

Oui

+

1

0

Vo/2

Vo/4

Figure 4 : Principe de la pesée successive

Le signal est comparé à une tension de référence: Vo/2. S'il est supérieur, on lui

retranche cette valeur et on met le bit de comparaison à '1', sinon on met le bit de comparaison

à '0' et on le compare à la tension suivante.

Vin ⇔

Vref

2

puis

Vin

−

Vref

2

b

−

1n

⇔

Vref

4

etc….

On effectue ainsi un encadrement progressif de plus en plus fin.

Ainsi pour un CAN N bits, en N coups on obtient la conversion.

Il est plus lent que le Flash. Ainsi pour 16 bits, il lui faut en moyenne un temps de

conversion de 10µs. Il est très adapté à des signaux audio.

IV.2 Mise en œuvre

On dispose d’un registre qui à chaque coup d’horloge va décaler le code initial pour

arriver au code final :

Horloge

Rétour (sup = 1; Inférieur = 0)

Registre à

approx. successives

Bascules D

C.N.A.

n bits

Vin

Figure 5 : Elaboration d’un convertisseur à approximations successives

On effectue une comparaison de la tension à convertir Vin avec la tension issue du

CNA connecté au registre. Le premier code issu du registre est 1000 ( Cas d’un CAN 4 bits),

code correspondant à la tension « moitié » (Vref/2). Puis on décale ce code vers *100 puis

*10 etc… A la place de «», on vient placer le résultat de la comparaison. Si la tension

d’entrée est supérieure on positionne un «1», si elle est inférieure on positionne un «0».

Acquisition de données

VII.6

Convertisseur Analogique Numérique

ESIEE - Olivier Français

Ci-dessous un exemple de cycle de conversion :

3Vref/4

Vref/2

1101

1100

1011

1010

1001

1000

0111

Vcna

Vin

t

Sortie registre

Retour

Retenu

1000

Sup.

1*

1100

Inf.

10**

1010

Sup.

101*

1011

Inf.

1010

Figure 6 : Evolution du code au cours des pesées successives

V Le convertisseur Flash (ou par comparaison directe)

V.1 Principe

Vref

Vin

3/4

1/2

1/4

Q 1

Q0

C'est un réseau de comparateur mis en parallèle. Un codage sur n bits nécessite

1n2 −

Figure 7 : le convertisseur Flash

comparateurs et résistances.

Le type de conversion est lié au choix des valeurs de résistances :

Position

Résistance

Connectée Vref

…

…

Connectée Masse

Quantification linéaire

Centrée

3R/2

R

R

R/2

Quantification linéaire

Par défaut

R

R

R

R

La conversion est faite en un coup d’horloge, c'est un système qui est très rapide (1-

>300Mhz) mais qui coûte très cher. Utilisé en vidéo (30Mhz), il est limité à 12 bits (coût et

fabrication de l'encodeur).

Le passage d’un code « thermométrique » au code binaire est très gourmand en terme

de surface de silicium. (2n-1 comparateurs) et consomme de la puissance.

8 bits

6 bits

400 Mhz

6 Ghz

2.7 W

2 W

6*8 mm²

3*4 mm²

Acquisition de données

VII.7

Convertisseur Analogique Numérique

ESIEE - Olivier Français

VI Le convertisseur semi-flash

VI.1 Principe

La conversion se fait en deux étapes :

• Phase 1 : on utilise un premier CAN Flash qui détermine les principaux bits de poids

fort.

• Phase 2 : on soustrait la tension des bits de poids fort à la tension d’entrée pour

ensuite déterminer les bits de poids faible.

Vin

Flash

5 bits

+ -

5

CNA

Flash

8 bits

Poids Forts

8

Poids faibles

Figure 8 : le convertisseur semi-Flash

On utilise un premier CAN sur N1 bits pour déterminer le MSB. Puis un CNA sur N1

bits de manière à retrancher la partie entière, le résidu est converti à l’aide d’un CAN sur N2

bits.

Ainsi en deux coups d’horloge on effectue la conversion. L’avantage réside en la

diminution de la surface de Silicium nécessaire comparé à un CAN Flash. On appelle aussi ce

type de Convertisseurs des convertisseurs série parallèle. On peut ainsi augmenter la

résolution en diminuant la surface de la puce comparativement au Flash, mais on augmentera

le temps de conversion. On trouve des CAN sur ce principe en 8 bits à 40Mhz.

VII Bilan comparatif rapide des CAN

Durée de CV Fréq. Utilisation

Double pente

Approximations

Flash

2N cycles

N cycles

1 cycles

kHz

50 khz

> 10 Mhz

Nbre de bits

> 16 bits

16 bits

10 - 12 bits

Coût

$

$$

$$$

VIII Convertisseur Pipeline

VIII.1 Principe

C’est un convertisseur qui se comporte comme un semi flash auquel on a ajouté un

E/B entre chaque étage.

A chaque coup d’horloge, on fait effectue n conversions en parallèle. Chaque

conversion étant dédié à une partie du code. En traversant le convertisseur (en n clocks), la

tension d’entrée est convertie en commençant par les bits de poids forts et finissant par les bits

de poids faibles.

Acquisition de données

VII.8

Convertisseur Analogique Numérique

ESIEE - Olivier Français

Nous prendrons ci-dessous le cas d’un convertisseur pipeline 12 bits décomposés en 3

étages de 4 bits chacun :

Vin

S/H

[n]

ADC

4

[n]

DAC

Register

4 bits

[n-1]

*16

S/H

[n-1]

+

-

[n-2]

*16

S/H

+

-

ADC

4

DAC

[n-1]

Register

4 bits

Register

4 bits

[n-2]

MSB

Stage 1

[n-2]

...........

Stage 2

ADC

4

[n-2]

LSB

Stage 3

A chaque front d’horloge, on effectue 3 conversions en parallèle au travers de chaque

cellule. Chaque conversion correspond à une partie du code binaire.

Etage 1 : MSB de l’entrée correspondant à l’instant [n]

Etage 2 : Bits intermédiaires de l’entrée correspondant à l’instant [n-1]

Etage 3 : LSB de l’entrée correspondant à l’instant [n-2]

A la fin de chaque étape, on calcule le résidu de la conversion partielle, ce résidu est

ensuite recalé à la pleine échelle par une multiplication..

Ce convertisseur possède un temps de latence nécessaire à la propagation de l’entrée

dans les cellules (ici 3 coûts d’horloge).

Mais une fois le convertisseur « chargé », à chaque coût d’horloge il sort une data.

VIII.2 Cas du pipeline N étages 1 bits

C’est une structure comparable au CV algorithmique :

ADC 1 bit

bi

DAC 1 bit

Vin

S/H

+

-

Vr/2

-

+

Vr/2

(cid:0)

Stage 1

*2

Stage 2

Stage 3 ...

Chaque étage marche en parallèle de manière décalée.

Il sont utilisable en video (10-14 bits ; 100khz 100Mhz). Par contre on ne peut faire

d’asservissement numérique du à la présence du temps de latence.

IX Convertisseur Algorithmique

La conversion s’effectue bit après bit du MSB au LSB. Il suffit de reprendre le premier

étage du pipeline (1 bit) et de le reboucler sur lui même :

Acquisition de données

VII.9

Convertisseur Analogique Numérique

ESIEE - Olivier Français

Vin

ADC 1 bit

bi

DAC 1 bit

S/H

+

-

Vr/2

-

+

*2

(cid:0)(cid:0)

Vr/2

(cid:0)(cid:0)

Stage 1

On effectue un encadrement progressif du code binaire finale.

Il faut N coups d’horloge pour obtenir le code finale qui est obtenu de manière série.

Bien évidemment, ce type de convertisseur occupe une surface de silicium réduite, consomme

peu et n’est pas cher.

X Convertisseur à suréchantillonnage

X.1 Principe

Quant on veut améliorer la précision d’un convertisseur, on augmente le nombre de

bits. Dans le cas d’un convertisseur à suréchantillonnage, on se base sur un codage

minimaliste (un bit) qui se déroule à très haute fréquence bien au delà de la fréquence dite de

shannon (Fe=2Fmax).

De cette manière, on étale le spectre du bruit de quantification sur une plus grande

gamme de fréquence, améliorant ainsi le rapport signal sur bruit. De plus, les convertisseurs à

suréchantillonage ont la particularité à repoussé le bruit en haute fréquence, diminuant

d’autant ce bruit dans la bande passante. C’est donc par un échantillonnage à haute vitesse

que l’on augmente la précision.

X.2 Influence sur le bruit de quantification

Lors de la numérisation d’un signal sur N bits, le codage de l’amplitude sur un nombre

fini de possibilité entraîne un bruit de quantification.

Ce bruit de quantification se caractérise par sa puissance de bruit :

=

P

b

2

q

12

avec q le pas de quantification

q

=

∆

maxV

N2

Ce qui donne un rapport signal sur bruit :

SNR db

=

10

log(

Ps

Pb

=

dB76.1N02,6)

+

Un bit de code rajoute 6dB de SNR. Cela revient à dire qu’un SNR de 120dB

correspond à une quantification sur 20bits.

La répartition spectrale de cette puissance de bruit donne une densité spectrale de

puissance uniforme répartie entre –Fe/ et Fe/2 avec comme amplitude :

)f(Dsb

=

2

q

Fe

12

Acquisition de données

VII.10

Convertisseur Analogique Numérique

ESIEE - Olivier Français

Signal

SNR

Bruit

(cid:0)(cid:0)(cid:0)(cid:0)(cid:0)

0(cid:0)(cid:0)(cid:0)(cid:0)(cid:0)

fe/2

Si on échantillonne le même signal mais cette fois-ci à une fréquence K fois

supérieure, on va diviser d’autant la densité spectrale du bruit qui va cette fois s’étaler entre –

KFe/2 et KFe/2 :

Signal

SNR

Bruit

0(cid:0)(cid:0)(cid:0)(cid:0)(cid:0)(cid:0)(cid:0)(cid:0)(cid:0)(cid:0)(cid:0)

KFe/2

fe/2

Ainsi dans la bande de fréquence [0 ;Fe/2] la puissance du bruit est divisé par K, soit

un SNR :

SNR db

=

+

dB76.1N02,6

+

10

)Klog(

Utiliser une fréquence d’échantillonnage 4 fois supérieure à la fréquence dite de

Shannon revient à augmenter le SNR de 6 db soit un gain de 1 bit.

Par cette technique on va pouvoir améliorer le SNR d’une chaîne d’acquisition et

soulager le filtre anti-repliement en entrée de chaîne. En effet il doit laisser passer jusqu’à

Fmax (Fe/2) et couper au plus à Kfe/2.

Pour revenir à un format et débit de données désiré, on utilise un filtre numérique qui

permet de mettre en forme le bruit en le repoussant dans les Hautes Fréquences, puis une

décimation (Comb filter) permet en moyennant les données de se recaler à un débit à la

fréquence Fe.

*

Evolution du Spectre (voir transparent ESIEE Exposé)

*

X.3 Le modulateur delta

Un modulateur delta se compose d’un comparateur et d’un intégrateur.

Fe

+V

Delta outpu

Ve

+

-

-V

Comparator

Integration

1/p

Acquisition de données

VII.11

Convertisseur Analogique Numérique

ESIEE - Olivier Français

On compare le signal d’entrée (Ve) à la sortie de l’intégrateur (Vs.int). En fonction de

cette comparaison, on va venir modifier le signe de la tension d’entrée de l’intégrateur. De

cette manière, la tension Vsint va tendre à suivre l’évolution de la tension Ve :

Si Ve>Vs.int : on va intégrer positivement de manière à « forcer » Vs.int à se

rapporcher de Ve.

Si Ve < Vs.int : on va tendre à faire diminuer Vs.int en appliquant une tension

négative à l’entrée de l’intégrateur.

Delta output

Input comparator voltage

t

t

On obtient une sortie sur un bit en fréquence élevée.

Par cette modulation, on effectue un codage de la pente (dérivée) du signal. La

démodulation reprend la même structure du modulateur auquel on associe un filtre passe bas.

Data

Analog output

Low Pass

filter

Remarque : il existe des structures de modulateur delta qui adapte leur pente d’intégration en

fonction de la nature du signal (AN1544 Motorola)

X.4 Structure Delta sigma

Cette structure découle du modulateur delta. En rajoutant sur l’entrée du signal un

intégrateur, le modulateur delta effectue alors un codage de l’amplitude du signal d’entrée. le

comparateur voit deux intégrateurs sur ses entrées, en les faisant alors glisser en sortie du

comparateur, on obtient la structure du convertisseur sigma delta :

Ve

+

-

1/p

Intégrateur

Fe

+V

-V

Sortie delta

De manière macroscopique, on s’assure que la valeur moyenne de la sortie delta suive

la valeur moyenne de la tension d’entrée. En cas d’écart, l’intégrateur vient compenser.

Vsdelta

Ve

=

La sortie est dans ce cas sur un bit en très haute fréquence. On associe au convertisseur

un filtre numérique décimateur qui a pour objectif de fournir un signal numérique au format

désiré et à la fréquence souhaitée. De plus il élimine le bruit hors de la bande passante du

signal.

Acquisition de données

VII.12

Convertisseur Analogique Numérique

ESIEE - Olivier Français

Sortie sur

1 bit

Modulateur

Sortie N bits

à Fe

Filtre

numérique

décimateur

**

Modélisation :

(Le gain en SNR est plus que 10log(K) entre 0 et Fe/2) - Cours Yves Blanchard (I5)

Evolution spectre

**

XI Bilan comparatifs des convertisseurs (Chiffres de 1997…)

Type de CV

Fréquence Résolution

100Khz

100Khz

100Khz

Compteur

Simple rampe

Double rampe

Approx. Successives 1Mhz

1Mhz

Algorithmique

Flash

>100Mhz

50Mhz

Sub-ranging

100Mhz

Pipeline

1Mhz

Sigma-delta

14-16 bits

10-12 bits

>16 bits

14-16 bits

14-16 bits

12-14 bits

12-14 bits

10-12 bits

>20 bits

Surface

Surface

Numérique

Analogique

300 transistors

500 portes

100 transistors 100 portes

150 transistors 150 portes

500 portes

300 transistors

100 transistors

100 portes

2500 transistors 5000 portes

500 portes

600 transistors

800 transistors

200 portes

1000 transistors 5000 portes

Consommation

10 mWatts

10 mWatts

10 mWatts

10 mWatts

1 mWatt

1 Watt

100 mWatts

100 mWatts

100 mWatts

Remarque :

Comparateur : 10 transistors

Ampli-op : 50 transistors

DAC (N bits) : 2N transistors + 2N portes

Registre : 5 portes par bit

Compteur : 6 portes par bit

Acquisition de données

VII.13