Cours 5 : Bascules, Registres, Compteurs, Mémoires
q Bascules
– Bascule RS asynchrone Reset Set – Bascule Synchrone R S T – Bascule JK, Toggle, bascule D
q Registres
– Registre parallèle – Registre sérialisé – Registre à décalage – Codeur : Opération inverse d’un décodeur
q Compteur
– Compteur – Décompteur – Timer q Mémoire
– Circuit mémoire
– Banc mémoire
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(cid:127)Circuit asynchrone : les sorties réagissent immédiatement aux variations des entrées (cid:127)Circuits synchrones : les sorties se positionnent sur un signal d’horloge
Bascule Asynchrone : la bascule R S Reset (mise à 0) Set (mise à 1)
Ä Une circuit asynchrone, est une bascule dont la sortie évolue dès lors qu’un changement a lieu sur l’une des entrées
Ø Exemple de circuit
a
b
a
b
Ø Une seule bascule
asynchrone, la bascule RS
Asynchrone, active bas
Asynchrone, active haut
R
S
Q
Q
R
S
Q
Q
R
S
Q
Q
R
S
Table de vérité
Q
Q
R
1
1
0
S
1
0
1
Qt
Qt+
Fonction
Qo
Qo
Mémoire
Qo
Qo
1
0
Mise à 1
Mise à 0
0
0
Interdit
R
0
0
1
1
S
0
1
0
1
Qt
Qt+
Fonction
Qo
Qo
Mémoire
Qo
Qo
1
0
Mise à 1
Mise à 0
Interdit
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Bascule synchrone : exemple du latch R S T sur niveau 1
Q
Q
Fonctionnement : (cid:127) Signal d’horloge actif (cid:127)Absence de signal actif d’horloge à mémoire
à bascule RS
Chronogramme :
basculeRS
mémoire
basculeRS
mémoire
basculeRS
La sortie évolue quand le signal d’horloge est actif soit sur niveau, soit sur front
4
4
S
T
R
Q
Q
R T S
Latch déclenché sur niveau bas
Latch déclenché sur niveau haut
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4 Registre sur front descendant
4 Registre sur front montant
R Clk S
R Clk S
R T S
Q
R
T
Q
Q
Q
Q
Q
Q
S
mémoire
Bascule Synchrone J K
Bascule T : Toggle
J
T
K
Q Q
S T R
Q
Q
J
T
K
Q
Q
1
Q
J
K
T
Q
T
Q
D T
Q Q
J 0 0
1
1
K 0 1
0
1
Qo X 1 0 1 0 1 0
Qo X 0 1 0 1 0 1
S 0 0 0 0 1 0 1
R 0 1 0 0 0 1 0
fonction Mémo Reset Mémo Mémo Set Reset Set
Q X 0 0 1 1 0 1
Q X 1 1 0 0 1 0
fonction Mémoire Reset
Set Inversion
Fonctionnement: La sortie change d’état à chaque apparition d’un front actif d’horloge
Exemple :Décompteur 4 bits
a0
T
Publicité
Q
T
Q
T
a0
a1
a2
Q
a3
Chronogramme : T
J
K
Q
a0
a1
a2
a3
m e M
t e S
t e S
m e M
r e v n I
r e v n I
t e s e R
m e M
t e S
r e v n I
r e v n I
a3 a2 a1 a0
0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13
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Bascule D : Latch état Haut
Circuit
D
T
J
K
T
Q
Q
QD T
T 0 1 1
D X 1 0
J X 1 0
K X 0 1
Qn+1 Qn 1 0
fonction Mémo Set Reset
T 0 1
D X D
Qn+1 Maintenir Qn Écrire D
Fonctionnement : Quand signal actif, la sortie recopie l’entrée D Signal inactif
Fonction Ecriture Fonction Mémoire
Chronogramme : T D
4 Entrées asynchrones Set ou Reset
Set -> Mise à 1 asynchrone de la sortie Reset ou Clear -> Mise à 0 asynchrone de la
sortie
Entrées pouvant être actives sur le niveau bas
4
2 bascules par boîtier 14 pattes
e r i o m é M
e r u t i r c É
e r i o m é M
e r u t i r c É
e r i o m é M
e r u t i r c É
Q
Bascule D : Latch état bas
QD T
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Bascule D synchrone sur front
D
H
QD T
QD1 T
H 0 1 1 0 1 1
D 0 0 1 1 1 0
D1 0 0 0 1 1 1
Q 0 0 0 0 1 1
Fonctionnement : Sur front Montant, la sortie recopie l’entrée D Sinon
Fonction Ecriture
Fonction Mémoire
Chronogramme : H D
QD H
Q
Fonctionnement : 4 Tant que H = 0 La première bascule recopie l’entrée D sur D1 La deuxième bascule mémorise l’état précédent 4 Quand H passe à 1 La première bascule maintient D1 La deuxième bascule le recopie sur Q à écriture sur front montant 4
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Bascule D synchrone sur front
QD T
Contraintes Temporelles
t tsetup
t tholp
horloge
Setup Time entrée D Hold Time sortie Q
t>tpLH
t>tpHL
Propagation Time
4 Respect du temps de conditionnement Setup Time
Le temps séparant l’arrivée du front actif d’horloge, du dernier changement de l ’entrée
D, doit être supérieur au temps de préconditionnement de la bascule (tsetup)
4 Respect du temps de maintien Hold Time
Après l’apparition d’un front actif d’horloge, les entrées doivent rester stables un
temps au moins égal au temps de maintien (thold) de la bascule Temps de propagation Propagation Time
4
A partir de l’apparition d’un front actif d’horloge, un temps au moins égal au temps
de propagation pour la transition attendue, sera nécessaire avant de pouvoir observer le changement des sorties
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Registres à sorties parallèles, chargement parallèle ou série E1
E3
E2
E0
4 Registre 4 bits, actif sur niveau,
à chargement parallèle
QD T
QD T
QD T
QD T
4 Registre 4 bits, actif sur front, avec clear asynchrone niveau bas à chargement parallèle
4 Registre 4 bits, actif sur front, avec clear asynchrone niveau bas à chargement série
4 Registre universel
S0 0 0 1 1
S1 0 1 0 1
Fonctions Mémoire Décalage Droit Décalage Gauche Chargement parallèle
Load
H
InG
H
InG S0 S1
E3
Q3
E2
Q2
E1
Q1
E0
Q0
QD H Clr
QD H
Clr
QD H Clr
QD H
Clr
Clear
Q3
Q2
Q1
Q0
QD H Clr
QD H
Clr
QD H Clr
QD H
Clr
Clear
Q3
E3
E2
Q2
E1
Q1
Q0
E0
H
InD
Clear PDF Creator - PDF4Free v2.0 http://www.pdf4free.com
Q3
Q2
Q1
Publicité
Q0
Compteurs
4 Compteur 4 bits, actif sur front, avec RAZ synchrone, Enable et Fin de comptage
4 Compteur modulo 16 n
FC Raz Q3 Q2 En Q1 H Q0
Raz
En H
Clear
Q Toggle
Clear
Q Toggle
Clear
Q Toggle
Clear
Q Toggle
Clear
Q Toggle
Q0
Q1
Q2
Q3
En
H
FC
Raz
H
E n
R a z
H
E n
R a z
H
E n
R a z
Q
Q
Q
0
1
2
Q
3
F C
Q
Q
Q
0
1
2
Q
3
F C
Q
Q
Q
0
1
2
Q
3
F C
Q0Q1Q2Q3
Q4Q5Q6Q7
Q8Q9Q10Q11
4 Compteur modulo 10 actif sur
front, – Comparer à 9 – RAZ synchrone sur horloge
4 Compteur à préchargement
FC Raz Q3 Q2 En Q1 H Q0
A0 A1 A2 A3 Load Raz En H
FC Q3 Q2 Q1 Q0
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Compteurs - décompteur
4 Compteur diviseur de fréquence
4 Décompteur diviseur de fréquence
FC Raz Q3 Q2 En Q1 H Q0
Clear
Q
Clear
Q
Clear
Q
Clear
Q
Clear
Q
Toggle
Toggle
Toggle
Toggle
Toggle
Raz
En H
Clear
Q
Clear
Q
Clear
Q
Clear
Q
Clear
Q
Toggle
Toggle
Toggle
Toggle
Toggle
Q0
Q1
Q2
Q3
FC
Q0
Q1
Q2
Q3
FC
En Raz
H
Q0 Q1 Q2 Q3
Raz
En H
En Raz
H
Q0 Q1 Q2 Q3
Q3 Q2 Q1 Q0
0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3
Q3 Q2 Q1 Q0
0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13
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Compteurs d’évènement – compteur de temps
4 Compteur d’évènement – Mesure de fréquence
4 Compteur de temps – Mesure de temps
FC Raz Q3 Q2 En Q1 H Q0
4
Q3 Q2 Q1 Q0
En Raz
H
En Raz
H
Q3 Q2 Q1 Q0
0
1 2
3
4
5 6 7
8
9 10
11
Q3 Q2 Q1 Q0
0
1 2 3 4 5 6 7 8 9 10 11 12
13
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Automate à états et logique séquentielle
4 Compteur par 1, 2, 3 ou 4 à chaque coup d’horloge
– 4 états possibles C0, C1, C2, C3 – Etat = Où en est le comptage 4 Variable de contrôle du comptage
Contrôle du comptage
V2
V1
Compter par 1
Compter par 2
Compter par 3
Compter par 4
0
0
Publicité
1
1
0
1
0
1
4 Transition d’état sur variable de contrôle
état présent
C0
C0
C1
C1
C2
C2
C3
V2
0
V1
0
Sinon
1
0
1
X
X
1
Sinon
X
X
État futur
C0
C1
C2
C0
C3
C0
C0
Représentation graphique
V1+V2
C0
V2=0
C1
V1+V2=0
V1.V2=0
V2
C3
C2
V1.V2
Réalisation matérielle
E n tré e s
F o n ctio n co m b in ato ire d e l'état fu tu r
B a s c u le D
D i
X i
F o n ctio n co m b in ato ire d e s o rtie
S o rtie s
H o rlo g e
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Mémoire
4 Circuit mémoire 1 Koctet
4 Circuit Mémoire 1 Mo
20
8
CS @
R/W
Data
=
4 1 Méga mots de 32 bits
– Même @ ; même CS ; Même R/W – Data sur 4 octets différents
CS
Décodeur
=
10
@
R/W
8
Data
T
CS
T
CS
E0 E1 E2 E3 E4 E5 E6 E7
S0 S1 S2 S3 S4 S5 S6 S7
E0 E1 E2 E3 E4 E5 E6 E7
S0 S1 S2 S3 S4 S5 S6 S7
10
8
CS @
R/W
Data
10
@
CS
Décodeur
R/W
8
10
@
Data
CS @
R/W
Data
CS @
R/W
Data
20
32
=
20
8
CS @
R/W
Data
20
8
CS @
R/W
Data
20
8
CS @
R/W
Data
20
8
CS @
R/W
Data
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Mémoire
4 Banc mémoire
20
CS @
R/W
Data
20
CS @
R/W
Data
20
CS @
R/W
Data
20
CS @
R/W
Data
32
32
32
32
R
A
B
W
A
B
Y3
Y2
Y1 Y0
Y3
Y2
Y1 Y0
@1 @0
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