École Nationale des Sciences de l’Informatique

Chapitre 2

Portes CMOS

élémentaires

Module : Electronique pour Embarqué

Niveau : II3

AU : 2013/2014

Plan du cours

 Portes logiques CMOS en conception Full Custom

• Etapes de conception

• Portes de transmission

• Circuits arithmétiques

Définition d’une porte logique en

conception Full Custom

 Une porte logique CMOS est un circuit électronique qui produit

une valeur de sortie Vout qui peut être exprimée sous la forme

d’une fonction booléenne des entrées V1, V2, …, VN

Définition d’une porte logique en

conception Full Custom

 Porte CMOS = assemblage de portes élémentaires OR (+) et AND (.)

complémenté en final

 Toute porte complexe est composée de 2 réseaux de transistors NMOS et

PMOS ayant les propriétés suivantes

 Réseau PMOS: On l’appelle PUN (Pull Up Network). Ce réseau permet à la

sortie d’atteindre la valeur de VDD, pour créer un « 1 » logique.

 Réseau NMOS: On l’appelle PDN (Pull Down Network). Ce réseau permet à

la sortie d’atteindre la valeur de GND, pour créer un « 0 » logique.

Définition d’une porte logique en

conception Full Custom

VDD

Réseau

Pullup (PUN)

inputs

out

Réseau

Pulldown (PDN)

 En logique complémentaire, le PUN est le complémentaire du PDN. On peut démontrer

à l’aide du théorème de Morgan:

VSS

 Ce qu’on veut dire, c’est qu’une combinaison parallèle des transistors dans le réseau

PUN correspond à une combinaison série des transistors dans le PDN, et vice-versa

Définition d’une porte logique en

conception Full Custom

Pour construire une fonction quelconque, on suit les

procédures suivantes:

○ S’assurer que la fonction est inversante (le tout est NOT)

Construire le PUN

 Si on a un « + », les transistors sont en Séries

 Si on a un « • », les transistors sont en parallèle

Construire le PDN

 Si on a un « + », les transistors sont en parallèle

 Si on a un « • », les transistors sont en série

Les circuits C-MOS

VDD

X’

X*Y

=X+Y

X+Y

=X*Y

VSS

INV

VSS

2 NAND

VSS

2 NOR

7 7

Les circuits C-MOS

Porte Nor CMOS à n entrées

Porte Nand CMOS à n entrées

Définition d’une porte logique en

conception Full Custom

 En logique combinatoire classique, toute fonction logique peut

être réalisée à l'aide de portes NAND ou bien NOR ou bien

d‘Inverseurs.

 Néanmoins, le nombre de transistors nécessaires n'est pas

minimal donnant ainsi un circuit non optimisé en surface

Pour réaliser cette fonction, il faut 4 + 2 + 4 = 10 transistors

Définition d’une porte logique en

conception Full Custom

 Pour optimiser le nombre de transistors, toute porte

logique complexe CMOS doit être vue comme un

assemblage de portes élémentaires OR (+) et AND (.)

qui doit être impérativement complémenté en final (la

dernière opération est un inverseur)

Pour réaliser cette fonction, il faut 6 transistors (on verra plus tard pourquoi)

Définition d’une porte logique en

conception Full Custom

 Toute porte logique complexe CMOS doit être impérativement

complémentée en final. Et si la fonction à réaliser n’est pas

complémentée en final ? Par exemple, F = AB + C

 Deux solutions sont possibles :

1. Réécrire la fonction en utilisant les lois de De Morgan

F = AB + C = (A + B).C

2. Réaliser la fonction complémentée et rajouter un inverseur

F = G avec G = AB + C

 La première méthode est souvent coûteuse en transistors (à cause

des entrées complémentées).

 La deuxième rajoute seulement 2 transistors pour l’inverseur

final.

Etapes de Conception CMOS

Full Custom :

 Etape 1 : Description structurelle ou Saisie du schéma

électrique

 Obtention du réseau de transistors NMOS

 Déduction du réseau de transistors PMOS

 Etape 2 : Transformation du schéma électrique en Schéma

symbolique

 Optimisation du placement des transistors

 Minimisation des connexions entre les transistors

 Etape 3 : Dessin du Layout à partir du schéma symbolique

 Réalisation du layout des transistors

 Réalisation des interconnexions métalliques

Saisie du schéma électrique

 Etape 1 : Création du réseau de transistors NMOS

A partir de l’expression logique de la fonction, on

construit en premier lieu le réseau de transistors N

Les NMOS ont pour entrées a,b,c,d,e et sont

passants si leurs entrées sont à 1

Le réseau N tire la sortie à 0 donc réalise la

fonction S = 0

Comment réaliser les fonctions élémentaires

ET (.) et OU (+) ?

Etapes de Conception

 2 cas possibles dans l’équation S = (A.B) + (C.(D+E)) :

 Ou logique : Réalise S = 0 si au moins une des 2 entrées est égale à 1

 Et logique : Réalise S = 0 si les 2 entrées sont égales à 1

Etape 1 : Création du réseau de

transistors NMOS

 OU : Transistors en parallèle

 ET : Transistors en série

Etape 1b : Déduction du réseau de

transistors PMOS

 Il existe 2 principales méthodes permettant de

déduire le réseau de transistors PMOS à partir du

réseau NMOS.

 En se basant sur le fait que les deux réseaux sont

duaux et complémentaires, on peut soit:

 Croiser les règles du réseau de transistors NMOS

 Construire le graphe dual du réseau de transistors

NMOS

Etape 1b : Déduction du réseau de

transistors PMOS

 Méthode 1 : Croiser les règles

On peut utiliser cette méthode car le fonctionnement des

transistors NMOS et PMOS est totalement opposé et

Complémentaire

Etape 1b : Déduction du réseau de

transistors PMOS

 OU : Transistors en série

 ET : Transistors en parallèle

Etape 1b : Déduction du réseau de

transistors PMOS

 Méthode 2 : Tracé du graphe dual du réseau de transistors NMOS

 Définition du graphe du réseau de transistors NMOS :

Etape 1b : Déduction du réseau de

transistors PMOS

Méthode 2 : Tracé du graphe dual du réseau de transistors

NMOS

Définition du graphe du réseau de transistors NMOS :

Etape 1b : Déduction du réseau de

transistors PMOS

Méthode 2 : Tracé du graphe dual du réseau de transistors NMOS

 Définition du graphe du réseau de transistors NMOS :

Bilan : 4 sommets

Etape 1b : Déduction du réseau de

transistors PMOS

Méthode 2 : Tracé du graphe dual du réseau de transistors

NMOS

Définition du graphe du réseau de transistors NMOS : Bilan : 4 sommets et 5 arcs

Rq: On peut permuter les arcs d et e (on verra plus tard pourquoi)

Etape 1b : Déduction du réseau de

transistors PMOS

 Méthode 2 : Tracé du graphe dual du réseau de

transistors NMOS

A partir du graphe du réseau NMOS, on déduit le graphe

du réseau PMOS en respectant les propriétés suivantes :

Etape 1b : Déduction du réseau de

transistors PMOS

 Méthode 2 : Tracé du graphe dual du réseau de transistors

NMOS

A partir du graphe du réseau NMOS, on déduit le graphe du

réseau PMOS en respectant les propriétés suivantes :

Etape 1b : Déduction du réseau de

transistors PMOS

 Méthode 2 : Tracé du graphe dual du réseau de

transistors NMOS

A partir du graphe du réseau NMOS, on déduit le graphe

du réseau PMOS en respectant les propriétés suivantes :

Rq: On peut permuter S et Vdd (on verra plus tard pourquoi)

Etape 1b : Déduction du réseau de

transistors PMOS

 Méthode 2 : Tracé du graphe dual du réseau de transistors NMOS

A partir du graphe du réseau PMOS, on peut donc tracer le schéma

électrique du réseau de transistors PMOS

Etape 1b : Déduction du réseau de

transistors PMOS

 Méthode 2 : Tracé du graphe dual du réseau de

transistors NMOS

Que se passe t’il si on permute les arcs d et e (transistors

en parallèle) lors de la construction du réseau NMOS ?

permutation des arcs d et e

Etape 1b : Déduction du réseau de

transistors PMOS

 Méthode 2 : Tracé du graphe dual du réseau de

transistors NMOS

Etape 1b : Déduction du réseau de

transistors PMOS

 Méthode 2 : Tracé du graphe dual du réseau de transistors

PMOS

Une permutation de 2 NMOS en parallèle entraîne une permutation de 2 PMOS en série

Etape 1b : Déduction du réseau de

transistors PMOS

 Que se passe t’il si on permute les sommets externes

lors de la construction du réseau PMOS

Permutation de S et Vdd

Etape 1b : Déduction du réseau de

transistors PMOS

Etape 1b : Déduction du réseau de

transistors PMOS

Permutation de S et Vdd entraine une permutation des branches en série

Etape 1b : Déduction du réseau de

transistors PMOS

 Quelle que soit la méthode employée, on trouve toujours

le même réseau de transistors PMOS (aux permutations

près)

Le schéma final est obtenu en associant les 2 réseaux de transistors NMOS et PMOS

Fin de Saisie du schéma électrique

Exercices d’application :

 1. Combien faut il de transistors pour réaliser la fonction

logique suivante

S = ABC + D(E+F)

 En employant la première méthode, tracer le schéma électrique de la fonction

logique suivante :

 Idem, avec la deuxième méthode.

 Combien faut il de transistors pour réaliser la fonction

logique suivante S = AB + DC + BCD.

 En employant la première méthode, tracer le schéma électrique de la fonction

logique suivante :

 Idem, avec la deuxième méthode

 4. Combien faut il de transistors pour réaliser la fonction logique suivante

S = (A + B + C). D

 En employant la première méthode, tracer le schéma électrique de la fonction

logique suivante :

 Idem, avec la deuxième méthode

Exercices d’application :

 Quel est le chemin d’Euler de la fonction suivante :

S = ABC + D(E+F)

Tracer la représentation symbolique de cette fonction

 Quel est le chemin d’Euler de la fonction suivante

Tracer la la représentation symbolique de la fonction

S = AB + DC + BCD

 Quel est le chemin d’Euler de la fonction suivante

 Tracer la représentation symbolique de la fonction

suivante :S = (A + B + C). D

Etapes de Conception CMOS

Full Custom :

 Etape 1 : Description structurelle ou Saisie du schéma

électrique

 Obtention du réseau de transistors NMOS

 Déduction du réseau de transistors PMOS

 Etape 2 : Transformation du schéma électrique en Schéma

symbolique

 Optimisation du placement des transistors

 Minimisation des connexions entre les transistors

 Etape 3 : Dessin du Layout à partir du schéma symbolique

 Réalisation du layout des transistors

 Réalisation des interconnexions métalliques

Vers la représentation symbolique

 La

représentation symbolique d’un circuit est une

représentation intermédiaire entre le schéma électrique et le

layout.

 La représentation symbolique d’un circuit est en réalité une

vue différente du schéma électrique.

 La représentation symbolique d’un circuit est obtenu en

modifiant l’organisation spatiale des transistors et de leurs

interconnexions.

 La représentation symbolique permet d’obtenir un layout

optimisé du circuit en

toute considération

ignorant

technologique de fabrication

Vers la représentation symbolique

Les concepteurs utilisent la vue de dessus pour dessiner les masques

technologiques de fabrication. On distingue 2 paramètres géométriques du

transistor : la largeur W et la longueur L

Vers la représentation symbolique

 Dans un design, un transistor est basiquement représenté sous la

forme d’une intersection d’une zone de diffusion (source et drain)

et d’une zone de polysilicium (grille)

C’est l’organisation spatiale de ces diffusions et de ces grilles qui va

nous permettre de déterminer la représentation symbolique de la

fonction logique

Vers la représentation symbolique

 La transformation du schéma électrique en représentation symbolique a

pour objectif d’optimiser la surface du circuit final en optimisant le

placement des transistors et en minimisant leurs interconnexions

Aligner les diffusions

 Favoriser les transistors en série afin de créer une diffusion unique.

 Minimiser les coudes et les contacts au niveau des diffusions.

Vers la représentation symbolique

Aligner les grilles

 Favoriser les transistors dont les grilles sont connectées aux mêmes entrées

 Minimiser les coudes et les contacts au niveau des grilles

Vers la représentation symbolique:

Méthode d'alignement des diffusions et des grilles

L’obtention de la représentation symbolique

nécessite 3 étapes principales

 Etape1 - Trouver les chemins de chaque

réseau passant une seule fois par tous les

transistors

Ex : ACEDB pour P et CABDE pour N

 Suivant la complexité du circuit, il peut

exister un grand nombre de chemins

différents .

 Trouver ces chemins revient à

rechercher dans le circuit les transistors

mis en série afin de pouvoir aligner les

diffusions.

Vers la représentation symbolique:

Méthode d'alignement des diffusions et des grilles

 Etape 2 - Trouver 1 chemin parcourant

les transistors dans le même ordre

dans chaque réseau : BACED

 Trouver ce chemin va permettre de

mettre en correspondance les

transistors NMOS et PMOS afin de

pouvoir aligner les grilles

 Ce chemin est appelé chemin d’Euler

Rq: Si on ne trouve pas de chemin

d’Euler, il faut décomposer le

problème en sous problèmes et réitérer

le processus

Vers la représentation symbolique: Construction du

schéma symbolique à partir du chemin

d'Euler : baced

1 - Alignement des diffusions P

(revient à mettre en série les PMOS)

2 - Alignement des diffusions N

(revient à mettre en série les NMOS)

3 - Alignement des grilles en fonction

du chemin d’Euler (revient à

« paralléliser » un PMOS et un NMOS)

4 - Connexions métalliques à Vdd

5 - Connexions métalliques à Vss

6 - Connexions métalliques à S

Vers la représentation symbolique: Construction du

schéma symbolique à partir du chemin

d'Euler : baced

VDD

VSS

Vers la représentation symbolique: Construction du

schéma symbolique à partir du chemin

d'Euler : baced

Une comparaison

Etapes de Conception CMOS

Full Custom :

 Etape 1 : Description structurelle ou Saisie du schéma

électrique

 Obtention du réseau de transistors NMOS

 Déduction du réseau de transistors PMOS

 Etape 2 : Transformation du schéma électrique en Schéma

symbolique

 Optimisation du placement des transistors

 Minimisation des connexions entre les transistors

 Etape 3 : Dessin du Layout à partir du schéma symbolique

 Réalisation du layout des transistors

 Réalisation des interconnexions métalliques

Dessin du Layout à partir du schéma

symbolique

Définition du layout

Le dessin d’un masque est un motif géométrique représentant un élément du circuit (diffusion,

contact, piste métallique, …)

L’ensemble des masques représente le layout du circuit

Exemples Etude d’une cellule d’un

additionneur 1 bit

Exemples Etude d’une cellule d’un

additionneur n bits

La sortie S utilise des sorties complémentées ce qui est coûteux en

terme de transistors (nécessité de créer des inverseurs pour chaque

entrée complémentée).

Pour simplifier le design du circuit, il est possible de réécrire la

sortie S sous la forme suivante

Exemples Etude d’une cellule d’un

additionneur 1 bit

 Attention, les valeurs S et CO ne sont pas des fonctions CMOS

complémentées en final. Comment faire ?

Exemples Etude d’une cellule d’un

additionneur n bits

Exemples Etude d’une cellule d’un

additionneur 1 bits

Exemples Etude d’une cellule d’un

additionneur 1 bits

Exemples Etude d’une cellule d’un

additionneur 1 bits

Exemples Etude d’une cellule d’un

additionneur 1 bits

Exemples Etude d’une cellule d’un

additionneur 1 bits

Exemples Etude d’une cellule d’un

additionneur 1 bits

EXERCICE

(a) Déterminez l’´equation booléenne correspondante

(b) Dessinez le schéma d’un réseau n-Mos correspondant

(d) Déduire le schéma du réseau p-MOS correspondant.

(e) Déduire le schéma symbolique

(f) Tracer le layout de circuit

Correction

CMOS Logic Gates in Full Custom Design

CMOS Logic Gates in Full Custom Design