VHDL Module Overview

Plan 5

1. Introduction

2. El ments de base

3. Types

4. Objets

5. Attributs

6. Ex cution parall le et s quentielle

7. Instructions

8. Op rateurs standards

9. Description hi rarchique

10. VHDL et simulation

11. VHDL et synth se

12. Conclusion

13. R f rences bibliographiques

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1. Introduction 6

• Pourquoi le VHDL ?

. Langage non propri taire

. Standardisation pr coce

. Langage adopt par de nombreux outils

. Autre langage : VERILOG

• Initialement : Le VHDL a t d velopp pour la mod lisation et la simulation

• Synth se VHDL (synth se logique) li e lessor des CLP

(Circuits Logiques Programmables)

• Mod lisation et synth se : 2 concepts diff rents

. Mod lisation

. Synth se

-> Le r sultat de la simulation

-> Le r sultat ET la difficult pour y aboutir

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1. Introduction 7

• Les circuits/syst mes concevoir : Taille et complexit

• Cons quence

. La description au niveau porte devient rapidement difficile g rer

• N cessit d'une description plus abstraite

. Niveau d'abstraction plus lev D marche descendante

• Les HDL assimilables aux langages logiciels de haut niveau

. Langage C Assembleur

. HDL

Equations logiques

• Objectifs des HDL

. Description de l'application au niveau appropri

. Simulation et v rification

. Conception et validation

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1. Introduction 8

• Fin des ann es 70 : lancement du programme VHSIC par

le minist re de la d fense am ricaine

• 1981 : Premi res r flexions sur le VHDL

• 1987 : IEEE 1076 : D finition d un langage unique pour

. La description

. La mod lisation

. La simulation

. La synth se

. La documentation

• 1993 : IEEE 1164 : Normalisation des signaux logiques multivaleurs

• 1996 : IEEE 1076.3 : Normalisation pour la synth se

. Implantation d un nombre sign

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2. Elements de base

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• Entity/Architecture : Brique de base de complexit tr s variable

Fonctionnement et/ou structure interne

Interface externe

• Configuration : Possibilit dassocier plusieurs architectures une seule entit

• Ex : Une architecture d di e la simulation et une pour la synth se

• Package :

• Faciliter une conception modulaire et hi rarchique

• Faciliter la r utilisation

• Ex : les entit s/architectures r utiliser : dans des packages

• Library :

• Possibilit dutiliser le concept de biblioth ques
• Biblioth que work : biblioth que de travail
• Certaines biblioth ques sont implicites , par ex : work et std

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2. Elements de base : Entit et Architecture

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Vue externe : D finition de l'entit

In 1

In 2

In 3

Bloc A

Out 1

Out 2

Vue interne : D finition de l'architecture

Bloc A

In 1

In 2

Bloc B

Bloc C

Out 1

In 3

Bloc D

Bloc E

Out 2

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2.1 Entit (Entity)

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. Port :

. Signal d interface entre lentit et lext rieur

. Chaque port est associ un nom, un mode et un type

. Ordre de la d claration des diff rents signaux : aucune importance

. Ordre conserv lors dune utilisation un plus haut niveau de cette entit

• Instanciation d'un composant (component)

. Mode :

. D finition du sens du signal

. 4 modes sont d finis

• in : Signal dentr e monodirectionnel
• out : Signal de sortie monodirectionnel
• inout : Signal dentr e/sortie bidirectionnel
• buffer : Signal de sortie/entr e monodirectionnel

. Utile pour le rebouclage" (sortie consid r e comme une entr e)

. Peu utilis (remplac par une sortie associ e un signal interne)

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. Mode : 4 modes de ports

CS

R/W

Adresse

Donn es

M moire

2.1 Entit (Entity)

12

. In

. Out

. Inout

. Buffer

Busy

Erreur

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2.1 Entit (Entity)

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D claration :

ENTITY nom_entite IS

GENERIC (parametres_generiques : type := valeur_par_defaut);

PORT ( entrees : IN type_entrees;

sorties : OUT type_sorties;

entreessorties : INOUT type_entreessorties;

entreessorties_buffer : BUFFER type_entreessorties_buffer);

END nom_entite;

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2.1 Entit (Entity)

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. Exemple : Un additionneur 8 bits synchrone une horloge

ENTITY adder_pip IS

PORT( clk : IN bit;

a,b : IN bit_vector(7 DOWNTO 0);

cin : IN bit;

s : OUT bit_vector(7 DOWNTO 0);

cout : OUT bit);

END adder_pip;

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