Portes CMOS élémentaires

Ce document présente les principes fondamentaux de la conception des portes logiques CMOS élémentaires en conception Full Custom. Il s’adresse aux étudiants de niveau II3 en électronique embarquée souhaitant comprendre la structure, la réalisation et l’optimisation des circuits CMOS, depuis la fonction logique jusqu’au dessin du layout final.

Portes logiques CMOS en conception Full Custom

Une porte logique CMOS est un circuit électronique dont la sortie Vout correspond à une fonction booléenne des entrées V1, V2, ..., VN. En conception Full Custom, une porte CMOS est réalisée par l’assemblage de réseaux de transistors NMOS et PMOS qui implémentent respectivement les fonctions AND (.) et OR (+) complétées par une inversion finale.

Le réseau PMOS, appelé PUN (Pull Up Network), connecte la sortie à VDD (tension haute) pour produire un « 1 » logique. Le réseau NMOS, appelé PDN (Pull Down Network), connecte la sortie à VSS (masse) pour produire un « 0 » logique.

En logique complémentaire, le PUN est le complémentaire du PDN. Cela signifie qu’une combinaison parallèle de transistors dans le PUN correspond à une combinaison série dans le PDN, et inversement, conformément aux lois de De Morgan.

Construction des réseaux PUN et PDN

Pour construire une fonction logique quelconque :

• On s’assure que la fonction est inversante (la fonction finale est un NOT).
• Pour le PUN (PMOS) :
• Les transistors sont en série si la fonction comporte un OU (+).
• Les transistors sont en parallèle si la fonction comporte un ET (·).
• Pour le PDN (NMOS) :
• Les transistors sont en parallèle si la fonction comporte un OU (+).
• Les transistors sont en série si la fonction comporte un ET (·).

Cette dualité garantit que la sortie est toujours tirée soit vers VDD soit vers VSS, évitant les états indéterminés.

Exemples de portes CMOS élémentaires

Les portes NAND et NOR sont des portes CMOS classiques :

• La porte NAND CMOS à n entrées utilise un réseau NMOS en série et un réseau PMOS en parallèle.
• La porte NOR CMOS à n entrées utilise un réseau NMOS en parallèle et un réseau PMOS en série.

Ces portes sont universelles en logique combinatoire, mais leur implémentation peut nécessiter un nombre élevé de transistors, ce qui n’est pas optimal en surface.

Optimisation des portes CMOS complexes

Pour minimiser le nombre de transistors, toute porte complexe doit être vue comme un assemblage de portes élémentaires OR (+) et AND (·) complétées par une inversion finale.

Par exemple, la fonction F = AB + C peut être réalisée soit :

1. En réécrivant la fonction selon les lois de De Morgan, ce qui peut être coûteux en transistors à cause des entrées complémentaires.
2. En réalisant la fonction complémentée G = AB + C puis en ajoutant un inverseur final, ce qui ajoute seulement 2 transistors.

Étapes de conception CMOS Full Custom

1. Description structurelle ou saisie du schéma électrique :
   • Obtention du réseau de transistors NMOS à partir de la fonction logique.
   • Déduction du réseau de transistors PMOS complémentaire.
2. Transformation du schéma électrique en schéma symbolique :
   • Optimisation du placement des transistors.
   • Minimisation des connexions entre transistors.
3. Dessin du layout à partir du schéma symbolique :
   • Réalisation du layout des transistors.
   • Réalisation des interconnexions métalliques.

Construction du réseau NMOS

Le réseau NMOS est construit directement à partir de l’expression logique de la fonction S = 0 (fonction complémentée). Les transistors NMOS sont passants lorsque leurs entrées sont à 1.

Les règles sont :

• Pour un OU (+), les transistors sont en parallèle.
• Pour un ET (·), les transistors sont en série.

Déduction du réseau PMOS

Deux méthodes principales permettent de déduire le réseau PMOS à partir du réseau NMOS :

Méthode 1 : Croisement des règles

• Les transistors PMOS sont complémentaires des NMOS.
• Pour un OU (+) dans NMOS, on a un ET (série) dans PMOS.
• Pour un ET (·) dans NMOS, on a un OU (parallèle) dans PMOS.

Méthode 2 : Tracé du graphe dual

On construit un graphe représentant le réseau NMOS avec ses sommets et arcs (transistors). Le graphe dual est ensuite tracé en inversant les connexions série et parallèle, ce qui permet de déduire le réseau PMOS.

Par exemple, une permutation de deux transistors NMOS en parallèle entraîne une permutation de deux transistors PMOS en série.

La permutation des sommets externes S (sortie) et VDD dans le graphe PMOS entraîne une permutation des branches en série, mais le réseau final reste équivalent.

Exemple d’application

Considérons la fonction :

S = ABC + D(E + F)

1. Construire le réseau NMOS :
• Les transistors A, B, C sont en série (ET).
• Les transistors D sont en série avec un réseau parallèle de E et F (OU).
• Ces deux groupes sont en parallèle (OU).
2. Déduire le réseau PMOS :
• Les transistors A, B, C sont en parallèle (OU).
• Les transistors D sont en parallèle avec un réseau en série de E et F (ET).
• Ces deux groupes sont en série (ET).

Le réseau PMOS est ainsi le dual du réseau NMOS.

Représentation symbolique du circuit

La représentation symbolique est une vue intermédiaire entre le schéma électrique et le layout. Elle optimise l’organisation spatiale des transistors et de leurs interconnexions pour minimiser la surface et la complexité du circuit.

Cette représentation est obtenue en :

• Alignant les diffusions (source et drain) des transistors en série pour créer une diffusion unique.
• Alignant les grilles des transistors connectés aux mêmes entrées.
• Minimisant les coudes et contacts au niveau des diffusions et des grilles.

Méthode d’alignement : le chemin d’Euler

Pour aligner correctement les transistors NMOS et PMOS, on recherche un chemin d’Euler qui passe une seule fois par tous les transistors dans chaque réseau. Ce chemin permet de mettre en correspondance les transistors NMOS et PMOS et d’optimiser leur placement.

Si aucun chemin d’Euler n’existe, le circuit est décomposé en sous-problèmes et la méthode est appliquée à chacun.

Construction du schéma symbolique à partir du chemin d’Euler

1. Alignement des diffusions PMOS (mise en série des PMOS).
2. Alignement des diffusions NMOS (mise en série des NMOS).
3. Alignement des grilles selon le chemin d’Euler (mise en parallèle d’un PMOS et d’un NMOS).
4. Connexions métalliques à VDD, VSS et à la sortie S.

Dessin du layout

Le layout est le dessin des masques géométriques représentant les éléments du circuit (diffusions, contacts, pistes métalliques). L’ensemble des masques constitue le layout final du circuit.

Le layout est réalisé à partir du schéma symbolique optimisé pour garantir une surface minimale et une bonne performance électrique.

Étude de cas : cellule d’additionneur 1 bit

Dans une cellule d’additionneur 1 bit, la sortie S utilise des sorties complémentées, ce qui augmente le nombre de transistors à cause des inverseurs nécessaires pour chaque entrée complémentée.

Pour simplifier le design, il est possible de réécrire la sortie S sous une forme qui minimise les entrées complémentaires, réduisant ainsi le nombre de transistors.

Attention : les fonctions S et CO ne sont pas toujours des fonctions CMOS complémentées en final. Il faut alors appliquer les méthodes vues précédemment pour réaliser la fonction avec un inverseur final.

Glossaire des termes clés

• CMOS : Complementary Metal-Oxide-Semiconductor, technologie de fabrication de circuits intégrés utilisant des transistors NMOS et PMOS complémentaires.
• PUN (Pull Up Network) : Réseau de transistors PMOS qui tire la sortie vers VDD (niveau logique 1).
• PDN (Pull Down Network) : Réseau de transistors NMOS qui tire la sortie vers VSS (niveau logique 0).
• Full Custom : Méthode de conception où chaque transistor et chaque connexion sont dessinés manuellement pour optimiser la performance et la surface.
• Layout : Dessin géométrique des masques de fabrication du circuit intégré.
• Schéma électrique : Représentation fonctionnelle des transistors et de leurs connexions.
• Schéma symbolique : Représentation optimisée du schéma électrique, facilitant la création du layout.
• Chemin d’Euler : Chemin passant une seule fois par tous les transistors d’un réseau, utilisé pour aligner les transistors dans le schéma symbolique.
• Inverseur final : Dernière étape dans la réalisation d’une fonction CMOS, garantissant que la fonction est bien complémentée.
• Graphe dual : Graphe obtenu en inversant les connexions série et parallèle du graphe du réseau NMOS pour déduire le réseau PMOS.

Points clés à retenir

• Une porte CMOS est composée de deux réseaux complémentaires : PUN (PMOS) et PDN (NMOS).
• Les transistors NMOS sont en série pour un ET et en parallèle pour un OU, tandis que c’est l’inverse pour les PMOS.
• Toute fonction logique CMOS doit être complétée par un inverseur final pour assurer la complémentarité.
• La conception Full Custom suit trois étapes : saisie du schéma électrique, transformation en schéma symbolique, puis dessin du layout.
• La représentation symbolique optimise le placement des transistors et minimise les connexions grâce au chemin d’Euler.
• Le layout est la traduction géométrique finale du circuit, prêt pour la fabrication.
• La méthode du graphe dual permet de déduire systématiquement le réseau PMOS à partir du réseau NMOS.