Electronique pour L’Embarqué

Exercice 1

Le document source ne contient pas le logigramme de la bascule D auquel cet exercice fait référence. Par conséquent, il est impossible de fournir les schémas exacts demandés pour ce circuit précis. Néanmoins, les questions et les réponses indiquées dans la source permettent de déduire la structure générale attendue et d'expliquer la méthode pour un circuit CMOS classique.

Question 1 - Nombre de transistors nécessaires

Information manquante : Le circuit précis n'est pas fourni, mais la source indique la réponse "14 transistors".

En électronique numérique CMOS standard, une bascule D (D flip-flop) ou un verrou D (D-latch) peut être implémenté de plusieurs manières. Un verrou D classique à base de portes logiques simples utilise généralement 4 portes NAND (soit 4 × 4 = 16 transistors). Une autre implémentation très courante, utilisant des portes de transmission et des inverseurs, nécessite moins de transistors. Le nombre exact de 14 transistors correspond souvent à une implémentation de bascule maître-esclave (flip-flop D) optimisée, ou à un verrou avec des inverseurs tampons sur les entrées/sorties. La méthode pour compter les transistors est la suivante :

• Un inverseur = 2 transistors (1 PMOS, 1 NMOS)
• Une porte NAND ou NOR à 2 entrées = 4 transistors (2 PMOS, 2 NMOS)
• Une porte de transmission = 2 transistors (1 PMOS, 1 NMOS)

Question 2 - Schéma du réseau n-Mos

Information manquante : Impossible à dessiner sans le logigramme source.

Méthodologie : Pour dessiner le réseau de tirage (Pull-Down Network) constitué de transistors NMOS, il faut partir de l'équation logique de la sortie (souvent inversée en CMOS). Les opérations logiques se traduisent ainsi :

• Un "ET" logique (multiplication) se traduit par des transistors NMOS en série.
• Un "OU" logique (addition) se traduit par des transistors NMOS en parallèle. Le réseau relie la sortie à la masse (GND).

Question 3 - Schéma du réseau p-Mos par dualité

Information manquante : Impossible à dessiner sans le réseau n-Mos.

Méthodologie : Le réseau de tirage (Pull-Up Network) constitué de PMOS relie l'alimentation (VDD) à la sortie. Le principe de dualité stipule que la topologie du réseau PMOS est l'inverse exact de celle du réseau NMOS :

• Ce qui était en série dans le réseau NMOS devient en parallèle dans le réseau PMOS.
• Ce qui était en parallèle dans le réseau NMOS devient en série dans le réseau PMOS.

Question 4 - Schéma du circuit complet

Information manquante : Sans les réseaux déduits aux questions précédentes, ce schéma ne peut être tracé.

Méthodologie : Le schéma complet s'obtient en superposant le réseau PMOS (en haut, relié à VDD) et le réseau NMOS (en bas, relié à GND), les deux réseaux se rejoignant au niveau de la ligne de sortie. Les grilles des transistors PMOS et NMOS correspondants sont reliées ensemble pour former les entrées du circuit.

Question 5 - Schéma symbolique du circuit complet

Information manquante : Impossible à tracer.

Méthodologie : Le schéma symbolique ne montre plus les transistors individuels mais utilise les symboles standardisés des portes logiques (carrés ou triangles avec les symboles logiques standards : inverseur, porte ET, porte NAND, etc.) qui composent la bascule.

Question 6 - Simplification avec 2 inverseurs et 2 portes de transmission

Une porte de transmission (ou de transfert) est constituée d'un transistor NMOS et d'un transistor PMOS en parallèle. Elle agit comme un interrupteur parfait contrôlé par un signal d'horloge. Cette configuration (2 inverseurs + 2 portes de transmission) forme le cœur d'un verrou D (D-latch) transparent très compact.

• 2 portes de transmission = 2 × 2 = 4 transistors.
• 2 inverseurs = 2 × 2 = 4 transistors. Total = 8 transistors, ce qui illustre l'intérêt de cette approche pour minimiser l'encombrement sur le silicium par rapport aux portes NAND classiques.

Le schéma de principe est le suivant : l'entrée D passe par une première porte de transmission (active sur un niveau d'horloge) qui attaque un premier inverseur. Le signal traverse un deuxième inverseur pour retrouver sa polarité logique et reboucle sur l'entrée du premier inverseur via une seconde porte de transmission (active sur le niveau d'horloge opposé), créant ainsi l'effet mémoire (verrouillage) lorsque l'entrée D est déconnectée.

Exercice 2

Question 1 - Forme du signal en sortie d'un interrupteur NMOS

Un transistor NMOS laisse parfaitement passer un niveau logique 0 (la tension descend bien jusqu'à 0V). Cependant, il dégrade le niveau logique 1. Ici, la grille est à 5V. La tension de seuil Vtn est de 0,75V. Lorsque l'entrée (source) est à 5V, la tension de sortie (drain) va monter, mais le transistor se bloquera dès que la différence de potentiel entre la grille et la source atteindra la tension de seuil : Vgs = Vtn. La tension maximale en sortie sera donc VDD - Vtn = 5V - 0,75V = 4,25V. La forme du signal de sortie est un signal carré dont le niveau bas est à 0V et le niveau haut est "raboté" à 4,25V.

Question 2 - Forme du signal en sortie d'un interrupteur PMOS

Par complémentarité, un transistor PMOS laisse parfaitement passer un niveau logique 1 (la tension monte bien à 5V). En revanche, il dégrade le niveau logique 0. Pour laisser passer le signal, sa grille est à 0V. Lorsque l'entrée est à 0V, la tension de sortie va descendre, mais le transistor se bloquera lorsque Vsg atteindra |Vtp| (soit 0,75V). La tension minimale en sortie sera donc de 0,75V. La forme du signal de sortie est un signal carré dont le niveau haut est à 5V, mais dont le niveau bas ne descend qu'à 0,75V.

Question 3 - Forme du signal en sortie des deux MOS en parallèle

En plaçant le NMOS et le PMOS en parallèle avec des commandes de grille complémentaires (porte de transmission), on combine leurs avantages. Le NMOS assure un niveau 0 parfait (0V) et le PMOS assure un niveau 1 parfait (5V). Le signal de sortie reproduit donc fidèlement le signal d'entrée : c'est un signal carré parfait oscillant entre 0V et 5V, sans dégradation de tension.

Partie II - Porte de transmission bidirectionnelle

1. Charge de la capacité

a. Conditions de fonctionnement du NMOS

• Bloqué : Vgs < Vtn
• Saturé : Vgs ≥ Vtn ET Vds ≥ (Vgs - Vtn)
• Ohmique (Linéaire) : Vgs ≥ Vtn ET Vds < (Vgs - Vtn)

b. Conditions de fonctionnement du PMOS

• Bloqué : Vsg < |Vtp|
• Saturé : Vsg ≥ |Vtp| ET Vsd ≥ (Vsg - |Vtp|)
• Ohmique (Linéaire) : Vsg ≥ |Vtp| ET Vsd < (Vsg - |Vtp|)

c. Remplissage du tableau des phases de chargement

Le condensateur se charge de 0 à VDD. L'entrée Vin est à VDD. La grille du NMOS est à VDD et la grille du PMOS est à 0. Vout évolue de 0 à VDD.

• Phase 1 (Vout = 0) : NMOS : Vgs = VDD, Vds = VDD. On a Vds > Vgs - Vtn (car VDD > VDD - Vtn). Le NMOS est Saturé. PMOS : Vsg = VDD, Vsd = VDD. On a Vsd > Vsg - |Vtp| (car VDD > VDD - |Vtp|). Le PMOS est Saturé.
• Phase 2 (Vout = Vtn) : NMOS : Vgs = VDD - Vtn, Vds = VDD - Vtn. Vds > Vgs - Vtn est toujours vérifié. Le NMOS est Saturé. PMOS : Vsg = VDD, Vsd = VDD - Vtn. Comme Vtn = |Vtp|, Vsd = VDD - |Vtp|. C'est la limite exacte entre saturation et ohmique. Le transistor bascule en Ohmique.
• Phase 3 (Vout = VDD - Vtn) : NMOS : Vgs = Vtn. C'est la limite de blocage. Le NMOS devient Bloqué. PMOS : Vsg = VDD, Vsd = Vtn. Vsd < Vsg - |Vtp| (car Vtn < VDD - |Vtp|). Le PMOS est Ohmique.
• Phase 4 (Vout = VDD) : NMOS : Vgs = 0. Vgs < Vtn. Le NMOS est Bloqué. PMOS : Vsg = VDD, Vsd = 0. Vsd < Vsg - |Vtp|. Le PMOS est Ohmique.

Phase	Vout	Etat du transistor NMOS	Etat du transistor PMOS
Phase 1	0	Saturé	Saturé
Phase 2	Vtn	Saturé	Ohmique
Phase 3	VDD - Vtn	Bloqué	Ohmique
Phase 4	VDD	Bloqué	Ohmique

(Remarque : La représentation sous forme de tableau remplace le remplissage par croix de la source pour plus de clarté).

d. Allure de Vout(t)

La courbe Vout(t) démarre par une pente presque linéaire (forte rampe) pendant la phase 1, car les deux transistors sont saturés et se comportent comme des sources de courant constant. Ensuite, la courbe s'arrondit progressivement pour adopter une forme exponentielle classique de charge de circuit RC (phases 3 et 4) lorsque le PMOS entre en régime ohmique et agit comme une résistance, jusqu'à atteindre asymptotiquement VDD.

2. Décharge de la capacité

a. Remplissage du tableau des phases de déchargement

Le condensateur se décharge de VDD à 0. Vin est à 0. La grille du NMOS est à VDD et la grille du PMOS est à 0. Vout évolue de VDD à 0.

• Phase 1 (Vout = VDD) : NMOS : Vgs = VDD, Vds = VDD. Vds > Vgs - Vtn. Le NMOS est Saturé. PMOS : Vsg = VDD, Vsd = VDD. Vsd > Vsg - |Vtp|. Le PMOS est Saturé.
• Phase 2 (Vout = VDD - Vtn) : NMOS : Vgs = VDD, Vds = VDD - Vtn. Vds = Vgs - Vtn. Bascule en Ohmique. PMOS : Vsg = VDD - Vtn, Vsd = VDD - Vtn. Vsd > Vsg - |Vtp| est vérifié (VDD - Vtn > VDD - Vtn - |Vtp|). Le PMOS est Saturé.
• Phase 3 (Vout = Vtn) : NMOS : Vgs = VDD, Vds = Vtn. Vds < Vgs - Vtn. Le NMOS est Ohmique. PMOS : Vsg = Vtn. Comme Vtn = |Vtp|, limite de blocage. Le PMOS devient Bloqué.
• Phase 4 (Vout = 0) : NMOS : Vgs = VDD, Vds = 0. Le NMOS est Ohmique. PMOS : Vsg = 0. Vsg < |Vtp|. Le PMOS est Bloqué.

Phase	Vout	Etat du transistor NMOS	Etat du transistor PMOS
Phase 1	VDD	Saturé	Saturé
Phase 2	VDD - Vtn	Ohmique	Saturé
Phase 3	Vtn	Ohmique	Bloqué
Phase 4	0	Ohmique	Bloqué

b. Allure de Vout(t)

L'allure de décharge est symétrique à la charge. Elle décroît linéairement rapidement (comme une source de courant) lorsque Vout est proche de VDD, puis la courbe adopte une décroissance exponentielle asymétrique vers 0V lorsque le NMOS passe en mode ohmique (résistance).

Exercice 3

Information manquante : Le "layout" (dessin des masques de fabrication) mentionné dans le sujet n'est pas présent dans la source extraite. Les questions de conception schématique associées à ce layout (Questions 1 à 4) ne peuvent par conséquent pas être résolues sans inventer de données.

Question 1 à Question 4 - Schémas à partir du layout

Il est impossible de dessiner le schéma symbolique (Q1), le réseau NMOS (Q2), le réseau PMOS (Q3) et le schéma complet (Q4) sans visualiser les interconnexions métalliques, les diffusions de polysilicium (grilles) et les zones dopées N et P présentes sur le layout. La méthode générale consiste à repérer les lignes de VDD et GND, d'identifier les croisements polysilicium/diffusion active formant les transistors, puis de tracer le circuit électrique équivalent de ces interconnexions.

Question 5 - Équation booléenne

La source propose la solution : Y = ab + ab + ac. L'équation ab + ab + ac se simplifie mathématiquement par idempotence en Y = ab + ac, puis se factorise en Y = a(b + c). (Note de correction : Il est fréquent que le processus d'extraction altère les barres de complémentation. Une équation du type Y = a.b_barre + a_barre.b + a.c aurait justifié des termes différents, mais la rigueur impose de travailler avec l'expression a(b+c) extraite du texte).

Question 6 - Logigramme du circuit

Le logigramme basé sur l'équation Y = a(b + c) nécessiterait deux portes logiques de base :

1. Une porte OU à 2 entrées recevant les signaux b et c pour réaliser l'opération (b + c).
2. Une porte ET à 2 entrées recevant le signal a et la sortie de la porte OU pour réaliser a × (b + c).

Question 7 - Nombre de transistors nécessaires

La question demande de justifier le nombre de transistors à partir de l'expression. Le texte indique des réponses de "16 transistors" pour les portes simples et "10 transistors" pour les portes de transmission. Cette réponse source laisse entendre que l'équation d'origine, avant erreur d'extraction, était légèrement plus complexe (possiblement Y = a.(b + c) + a_barre.b ou similaire). Toutefois, appliquons la méthode sur la base de l'équation Y = a(b+c).

a. À partir des portes simples en CMOS

Pour réaliser Y = a(b + c) strictement avec des portes standard CMOS sans mutualiser les réseaux au sein d'une porte complexe :

• La porte OU nécessite 6 transistors (une porte NOR à 4 transistors suivie d'un inverseur à 2 transistors).
• La porte ET nécessite 6 transistors (une porte NAND à 4 transistors suivie d'un inverseur à 2 transistors). Total pour cette version simplifiée : 12 transistors. Si le sujet attendait 16 transistors (comme indiqué par la correction), cela implique la présence de termes supplémentaires dans l'équation initiale effacée (ex: besoin d'inverseurs sur les entrées).

b. À partir des portes de transmission en CMOS

L'usage de portes de transmission permet souvent de réaliser des multiplexeurs. Si la fonction visée a des comportements de routage (ex : si a=1, passe b+c, etc.), l'utilisation d'inverseurs et de paires NMOS/PMOS (portes de transmission) limite considérablement le nombre de transistors. Le chiffre de 10 transistors indiqué dans la correction source traduit l'efficacité de cette logique (pass-transistor logic) par rapport à la logique CMOS complémentaire classique, particulièrement efficace sur les fonctions complexes ou les portes de type XOR.

Méthode

Face à une épreuve d'électronique numérique et d'architecture CMOS :

1. Réseaux NMOS et PMOS : Gardez toujours à l'esprit le principe de dualité. Les PMOS (bulle sur la grille) tirent vers VDD et aiment s'activer avec un '0'. Les NMOS tirent vers GND et aiment s'activer avec un '1'. Ce qui est en série en haut est en parallèle en bas, et vice versa.
2. Dégradation des tensions : Mémorisez qu'un PMOS est un "bon" interrupteur pour l'état haut (VDD) mais mauvais pour l'état bas (dégradation de la tension de seuil). C'est l'inverse pour le NMOS. C'est la raison d'être des portes de transmission (NMOS et PMOS en parallèle).
3. Phases de charge/décharge : Les questions sur le régime du transistor (bloqué, saturé, ohmique) se résolvent systématiquement en écrivant les trois tensions : Vg, Vd, Vs. Calculez ensuite Vgs et Vds, et vérifiez scrupuleusement les inégalités de chaque état. Ne sautez pas les étapes de calcul, car les bornes d'intégration (comme Vout = VDD - Vtn) coïncident toujours exactement avec les frontières des états de fonctionnement.
4. Comptage des transistors : Ne confondez pas "porte logique CMOS" (une NAND = 4 transistors) et "symbole logique" théorique. Un simple "ET" coûte très cher en CMOS car c'est obligatoirement un NAND (4 transistors) suivi d'un inverseur (2 transistors), soit 6 composants de base. Toujours privilégier la logique NAND/NOR ou les portes complexes inverses (A-O-I) pour optimiser le silicium.