Electronique pour Embarqué

Exercice 1

Question 1 - Nombre de transistors

Le logigramme de la bascule D est absent du document source (l'image n'a pas été extraite). Il est donc impossible de donner le nombre exact de transistors pour le circuit spécifique de l'énoncé.

Toutefois, une bascule D standard (type verrou ou "latch") réalisée avec des portes de transmission nécessite généralement 8 transistors, tandis qu'une bascule D Maître-Esclave complète en nécessite généralement 16. La question 6 suggère l'utilisation de 2 inverseurs et 2 portes de transmission, ce qui correspond à un verrou D (latch) classique, soit 8 transistors au total (4 pour les inverseurs et 4 pour les portes de transmission).

Question 2 - Schéma du réseau n-Mos

La donnée source est manquante. Sans le logigramme de départ, le réseau d'évaluation n-Mos (pull-down network) ne peut pas être tracé.

Question 3 - Schéma du réseau p-Mos

La donnée source est manquante. Par le principe de dualité, le réseau p-Mos (pull-up network) est habituellement le dual du réseau n-Mos (les composants en série deviennent parallèles et inversement). Cette question ne peut être résolue sans le schéma initial.

Question 4 - Schéma du circuit complet

La donnée source est manquante. Le schéma électrique complet au niveau transistor nécessite les réseaux n-Mos et p-Mos des questions précédentes.

Question 5 - Schéma symbolique complet

La donnée source est manquante. Le schéma symbolique (portes logiques) ne peut être reproduit sans la figure d'origine.

Question 6 - Simplification du schéma

Bien que le schéma de départ soit manquant, l'énoncé donne une instruction claire : réaliser le circuit avec 2 simples inverseurs et 2 portes de transmission. Un verrou D (D-latch) sensible au niveau s'implémente ainsi :

• Le signal d'entrée D passe à travers une première porte de transmission (active quand l'horloge C est à 1).
• Le signal attaque ensuite un premier inverseur (qui produit /Q).
• Un second inverseur prend /Q pour produire la sortie Q.
• La sortie Q est rebouclée sur l'entrée du premier inverseur à travers une seconde porte de transmission (active quand l'horloge C est à 0, pour mémoriser l'état).

Exercice 2

Partie I - Interrupteurs MOS

Question 1 - Signal de sortie pour un NMOS

Le transistor NMOS est passant car sa grille est à 5V. Cependant, un transistor NMOS est un excellent interrupteur pour transmettre un niveau logique bas (0V), mais il transmet mal un niveau logique haut (5V). La tension maximale qu'il peut transmettre à sa source est limitée par la tension de grille moins la tension de seuil (Vtn).

• Lorsque l'entrée est à 0V : le NMOS laisse passer un "0" fort. La sortie est à 0V.
• Lorsque l'entrée est à 5V : le NMOS laisse passer un "1" faible (dégradé). La sortie plafonne à Vg - Vtn = 5V - 0.75V = 4.25V. Forme du signal à la sortie : Le signal sera un signal carré asymétrique oscillant entre 0V et 4.25V.

Question 2 - Signal de sortie pour un PMOS

Un transistor PMOS est, à l'inverse, un excellent interrupteur pour transmettre un niveau haut (5V) mais un mauvais interrupteur pour un niveau bas (0V). La tension minimale qu'il peut transmettre est limitée par la valeur absolue de sa tension de seuil (|Vtp|).

• Lorsque l'entrée est à 5V : le PMOS laisse passer un "1" fort. La sortie est à 5V.
• Lorsque l'entrée est à 0V : le PMOS laisse passer un "0" faible. La sortie ne descend pas en dessous de |Vtp| = 0.75V. Forme du signal à la sortie : Le signal sera un signal carré asymétrique oscillant entre 0.75V et 5V.

Question 3 - Signal de sortie pour l'interrupteur parallèle (Porte de transmission)

En plaçant un NMOS et un PMOS en parallèle, on combine leurs avantages. Le NMOS tire le signal parfaitement vers 0V, et le PMOS tire le signal parfaitement vers 5V. Forme du signal à la sortie : Le signal de sortie sera une copie parfaite du signal d'entrée, un signal carré oscillant intégralement de 0V à 5V, sans aucune chute de tension ni dégradation de niveau.

Partie II - Porte de transmission bidirectionnelle

1. Charge de la capacité

Question 1.a - Conditions de fonctionnement d'un NMOS

Pour un transistor NMOS (en considérant Vgs = Tension grille-source, Vds = Tension drain-source, Vtn = Tension de seuil avec Vtn > 0) :

• Bloqué (Cut-off) : Vgs < Vtn
• Saturé (Saturation) : Vgs >= Vtn ET Vds > Vgs - Vtn
• Ohmique (Linéaire) : Vgs >= Vtn ET Vds <= Vgs - Vtn

Question 1.b - Conditions de fonctionnement d'un PMOS

Pour un transistor PMOS (en considérant Vsg = Tension source-grille, Vsd = Tension source-drain, |Vtp| = Valeur absolue de la tension de seuil) :

• Bloqué : Vsg < |Vtp|
• Saturé : Vsg >= |Vtp| ET Vsd > Vsg - |Vtp|
• Ohmique : Vsg >= |Vtp| ET Vsd <= Vsg - |Vtp|

Question 1.c - Tableau des phases de chargement

Lors de la charge : Vin = VDD (Drain du NMOS et Source du PMOS). La capacité est à la sortie Vout (Source du NMOS et Drain du PMOS). Grille du NMOS = VDD. Grille du PMOS = 0V. Vtn = |Vtp|.

• Phase 1 (Vout = 0) : Vgs_n = VDD, Vds_n = VDD (Saturé car VDD > VDD - Vtn). Vsg_p = VDD, Vsd_p = VDD (Saturé car VDD > VDD - Vtn).
• Phase 2 (Vout = Vtn) : Vgs_n = VDD - Vtn, Vds_n = VDD - Vtn (Saturé). Vsg_p = VDD, Vsd_p = VDD - Vtn. (Ohmique, car Vsd_p correspond exactement à la limite Vsg_p - Vtn).
• Phase 3 (Vout = VDD - Vtn) : Vgs_n = Vtn. Le NMOS atteint la limite et se bloque. Vsg_p = VDD, Vsd_p = Vtn (Ohmique).
• Phase 4 (Vout = VDD) : Vgs_n = 0 < Vtn (Bloqué). Vsg_p = VDD, Vsd_p = 0 (Ohmique).

Etat du transistor	Phase 1 (NMOS)	Phase 1 (PMOS)	Phase 2 (NMOS)	Phase 2 (PMOS)	Phase 3 (NMOS)	Phase 3 (PMOS)	Phase 4 (NMOS)	Phase 4 (PMOS)
Bloqué					X		X
Saturé	X	X	X
Ohmique				X		X		X

Note sur la Phase 2 (PMOS) : à la tension précise Vout = Vtn, le PMOS se situe sur la frontière exacte entre le régime saturé et le régime ohmique (Vsd = Vsg - |Vtp|). La convention standard est de le considérer entrant dans la région ohmique.

Question 1.d - Allure de Vout(t)

La courbe Vout(t) commence à 0V et augmente de manière non linéaire jusqu'à atteindre parfaitement VDD. Initialement (phases 1 et 2), la charge est rapide car les deux transistors conduisent le courant. À partir de Vout = VDD - Vtn, le NMOS se bloque. Le PMOS, seul, continue de conduire et amène la capacité jusqu'à la tension VDD complète. La tangente de la courbe diminue progressivement à l'approche de VDD.

2. Décharge de la capacité

Question 2.a - Tableau des phases de déchargement

Lors de la décharge : Vin = 0V (Source du NMOS et Drain du PMOS). La capacité se décharge depuis Vout (Drain du NMOS et Source du PMOS). Grille NMOS = VDD. Grille PMOS = 0V. Initialement Vout = VDD.

• Phase 1 (Vout = VDD) : Vgs_n = VDD, Vds_n = VDD (Saturé). Vsg_p = VDD, Vsd_p = VDD (Saturé).
• Phase 2 (Vout = VDD - Vtn) : Vgs_n = VDD, Vds_n = VDD - Vtn (Ohmique car Vds_n <= Vgs_n - Vtn). Vsg_p = VDD - Vtn, Vsd_p = VDD - Vtn (Saturé).
• Phase 3 (Vout = Vtn) : Vgs_n = VDD, Vds_n = Vtn (Ohmique). Vsg_p = Vtn, le PMOS atteint sa tension de seuil et se bloque.
• Phase 4 (Vout = 0) : Vgs_n = VDD, Vds_n = 0 (Ohmique). Vsg_p = 0 < Vtn (Bloqué).

Etat du transistor	Phase 1 (NMOS)	Phase 1 (PMOS)	Phase 2 (NMOS)	Phase 2 (PMOS)	Phase 3 (NMOS)	Phase 3 (PMOS)	Phase 4 (NMOS)	Phase 4 (PMOS)
Bloqué						X		X
Saturé	X	X		X
Ohmique			X		X		X

Note sur la Phase 2 (NMOS) : à Vout = VDD - Vtn, le NMOS se trouve sur la frontière exacte et entre en régime ohmique.

Question 2.b - Allure de Vout(t)

La courbe Vout(t) commence à VDD et chute progressivement jusqu'à atteindre parfaitement 0V. Au début, la décharge est très rapide car les deux transistors conduisent. Lorsque Vout passe sous la valeur Vtn (phase 3), le PMOS se bloque. Le NMOS, seul, tire efficacement la sortie jusqu'à 0V parfait. L'allure générale est une décharge d'allure exponentielle.

Exercice 3

Question 1 - Schéma symbolique à partir du layout

L'image du layout est manquante dans le document source. Il est impossible de déduire le schéma des diffusions ou d'identifier les interconnexions polysilicium/métal sans observer le dessin des masques d'origine. Cette question ne peut pas être résolue.

Question 2 - Schéma du réseau NMOS

Donnée manquante. Nécessite le layout pour identifier la topologie (série/parallèle) des transistors du réseau de tirage vers le bas (pull-down).

Question 3 - Schéma du réseau PMOS

Donnée manquante. Nécessite le layout pour identifier la topologie des transistors du réseau de tirage vers le haut (pull-up).

Question 4 - Schéma du circuit complet

Donnée manquante. Dépend des réseaux trouvés aux questions 2 et 3.

Question 5 - Équation booléenne

Donnée manquante. L'équation logique dépend strictement des branchements physiques montrés dans le layout.

Question 6 - Logigramme du circuit

Donnée manquante. Dépend de l'équation booléenne de la question 5.

Question 7 - Nombre de transistors nécessaires

Données manquantes. Sans connaître la fonction logique du circuit (ex: NAND, NOR, XOR, fonction complexe), il est impossible de chiffrer le nombre de transistors nécessaires pour une réalisation en portes simples CMOS (a) ou en portes de transmission (b).

Méthode

Face à un examen d'électronique numérique et de conception CMOS comme celui-ci, la rigueur dans la définition des états est essentielle :

1. Maîtrisez les limites de conduction : Ne vous fiez pas à l'intuition. Appliquez systématiquement les équations d'état (Vgs vs Vtn, et Vds vs Vgs - Vtn) pour statuer si un transistor est bloqué, linéaire (ohmique) ou saturé.
2. Attention aux conventions de signe : Pour les PMOS, il est très facile de se tromper avec les tensions négatives. Raisonner en valeurs absolues (Vsg et |Vtp|) comme fait dans cet exercice évite de nombreuses erreurs d'inversion.
3. Gestion des sujets imparfaits : Il arrive fréquemment dans les annales que des figures manquent. Lors d'un véritable examen, signalez-le immédiatement au surveillant. Dans un contexte de révision, déduisez ce que vous pouvez des questions ultérieures (comme l'indice sur les inverseurs à l'exercice 1) et répondez rigoureusement aux parties purement théoriques, comme l'étude de la porte de transmission.